IBM ogłasza technologię chipów „poniżej 1 nanometra”. Co naprawdę kryje się za tą nazwą?

👁 127 przeczytań

IBM twierdzi, że opracował „pierwszą na świecie technologię chipów poniżej 1 nanometra” dla centrów danych AI. Na jednym układzie wielkości ludzkiego paznokcia zmieści się prawie 100 miliardów tranzystorów. Tylko że nazwa kryje pewien chwyt.

Nanometr, który nie jest nanometrem

Zacznijmy od tego, co IBM faktycznie ogłosił. Nowa architektura ma niemal dwukrotnie większą gęstość tranzystorów niż poprzednia generacja firmy. Jay Gambetta, dyrektor IBM Research, nazwał to „nie tylko przyrostowym krokiem, ale znaczącym skokiem naprzód”.

Problem w tym, że budowanie tranzystorów mniejszych niż 1 nanometr jest fizycznie niewykonalne w niezawodny sposób. IBM nie twierdzi więc, że jego elementy są tak małe. Firma deklaruje, że nowa architektura „nanostack” dostarcza wydajności, jaką dałby teoretyczny chip o takich wymiarach.

Stąd nazwa węzła: 0,7 nanometra, czyli 7 angstremów (1 nanometr to 10 angstremów). Czysta etykieta. Jak przypomina relacja Ars Technica, numery węzłów od dekad nie mają związku z rzeczywistymi rozmiarami. Układy z lat 70. i 80. miały elementy zgodne z nazwą - na przykład 180 nanometrów. Dziś, przy procesach 3 czy 2 nanometry, to fikcja umowna.

Tranzystory ułożone w piętra

Skąd więc wzrost gęstości? Architektura nanostack układa tranzystory pionowo, w przesuniętym układzie, by zmieścić ich więcej na tej samej powierzchni. Podstawowa jednostka to dwa tranzystory złożone i połączone ze sobą.

Każdy tranzystor zbudowano z trzech nanopłytek (nanosheets), grubych po 5 nanometrów - to mniej więcej 15 rzędów atomów krzemu. Między nimi zostawiono około 9 nanometrów odstępu. Rozwiązanie bazuje na wcześniejszych pracach nad tranzystorami nanopłytkowymi, które utorowały drogę dla węzła 2-nanometrowego z 2021 roku.

Architekturę nanostack IBM zaprezentował na sympozjum IEEE VLSI w Kioto w 2025 roku. Korzyści mają być wymierne:

• do 50 procent wyższa wydajność obliczeniowa względem chipów 2-nanometrowych,
• lub do 70 procent większa efektywność energetyczna,
• 40 procent lepsze skalowanie pamięci SRAM dzięki przeprojektowanym komórkom bitowym.

Dlaczego pamięć SRAM jest tu kluczowa

SRAM odpowiada za bardzo szybki, ale energochłonny odczyt i zapis - krytyczny dla wielu zastosowań AI. Kłopot w tym, że jej skalowanie niemal stanęło. Między generacją 3- a 2-nanometrową poprawiło się zaledwie o kilka procent, jak tłumaczył Gambetta.

Nowy projekt komórki bitowej, złożonej z sześciu tranzystorów, obniża jej wysokość o 40 procent. To pozwala upakować więcej pamięci na tej samej powierzchni. „To osiągnięcie 40 procent ostatecznie zostanie zindustrializowane w procesach AI, które wymagają wyższej przepustowości i wysokiej efektywności” - dodał Gambetta.

Kiedy te chipy trafią do serwerowni?

IBM nie produkuje komercyjnych układów. Współpracuje z partnerami jak Rapidus w Japonii czy Samsung w Korei Południowej. Niezależnie tranzystory nanopłytkowe rozwinął tajwański TSMC dla własnego procesu 2-nanometrowego.

„Nanopłytka stała się fundamentem kolejnej generacji skalowania tranzystorów” - zaznaczył Huiming Bu z IBM Semiconductors. Komercyjne chipy poniżej 1 nanometra z architekturą nanostack mogą wejść do produkcji za pięć do dziesięciu lat. Bu spodziewa się, że zastąpią one dzisiejszy standard w wiodących fabrykach, zarówno dla procesorów CPU, jak i układów GPU.